En el diseño electrónico digital, un cruce de dominio de reloj (CDC), o simplemente cruce de reloj, es el cruce de una señal en un circuito digital síncrono de un dominio de reloj a otro. Si una señal no se afirma lo suficiente y no se registra, puede aparecer asíncrona en el límite del reloj entrante.
Un sistema síncrono se compone de un solo oscilador electrónico que genera una señal de reloj, y su dominio de reloj: los elementos de memoria que registra directamente esa señal desde ese oscilador, y la lógica combinacional conectada a las salidas de esos elementos de memoria.
Debido a retrasos en la velocidad de la luz, sesgo de sincronización, etc. el tamaño de un reloj de dominio en un sistema de sincronización es inversamente proporcional a la frecuencia del reloj. En las primeras computadoras, normalmente toda la lógica digital se ejecutaba en un solo dominio de reloj. Debido a la pérdida y distorsión de la línea de transmisión, es difícil transportar señales digitales por encima de 66 MHz en trazas de PCB estándar (la señal de reloj es la frecuencia más alta en un sistema digital síncrono), las CPU que funcionan más rápido que esa velocidad invariablemente son CPU de un solo chip con un bucle de bloqueo de fase (PLL) u otro oscilador en el chip, manteniendo las señales más rápidas en el chip. Al principio, cada chip de CPU corría en su propio dominio de reloj único, y el resto de la lógica digital de la computadora corría en otro dominio de reloj más lento. Algunas CPU modernas tienen un reloj de tan alta velocidad, que los diseñadores se ven obligados a crear varios dominios de reloj diferentes en un solo chip de CPU.
Los diferentes dominios de reloj tienen relojes que tienen una frecuencia diferente, una fase diferente (debido a una latencia de reloj diferente o una fuente de reloj diferente), o ambos. De cualquier manera, no se puede confiar en la relación entre los bordes del reloj en los dos dominios.
La sincronización de una señal de un solo bit a un dominio de reloj con una frecuencia más alta se puede lograr registrando la señal a través de un flip-flop que es sincronizado por el dominio de origen, manteniendo así la señal el tiempo suficiente para ser detectada por el dominio de destino con frecuencia más alta.
Para evitar problemas de metástasis en el dominio de destino, se incluyen en el dominio de destino un mínimo de 2 etapas de cambios de sincronización.
Sincronizar una señal de un solo bit que atraviesa el dominio del reloj con una frecuencia más lenta es más engorroso. Por lo general, esto requiere un registro en cada dominio de reloj con una forma de retroalimentación del dominio de destino al dominio de origen, lo que indica que se detectó la señal.
En algunos casos, la compuerta de reloj puede dar lugar a dos dominios de reloj en los que el dominio «más lento» cambia de un segundo a otro.