in digital electronic design is een clock domain crossing (CDC) de overgang van een signaal in een synchroon digitaal circuit van het ene clock domain naar het andere. Als een signaal niet lang genoeg beweert en niet wordt geregistreerd, kan het asynchroon verschijnen op de binnenkomende klokgrens.
een synchrone systeem bestaat uit een enkele elektronische oscillator die een kloksignaal genereert, en zijn klokdomein—de geheugenelementen die rechtstreeks door dat signaal van die oscillator worden geklokt, en de combinationele logica die aan de uitgangen van die geheugenelementen is gekoppeld.
vanwege vertragingen in de lichtsnelheid, scheef in de timing, enz., de grootte van een klokdomein in zo ‘ n synchroon systeem is omgekeerd evenredig met de frequentie van de klok. In vroege computers, meestal alle digitale logica liep in een enkele klok domein. Vanwege transmissielijnverlies en vervorming is het moeilijk om digitale signalen boven 66 MHz te dragen op standaard PCB-sporen (het kloksignaal is de hoogste frequentie in een synchroon digitaal systeem), CPU ’s die sneller dan die snelheid draaien zijn altijd single-chip CPU’ s met een fase-locked loop (PLL) of andere On-chip oscillator, waardoor de snelste signalen op de chip. In het begin, elke CPU-chip liep in zijn eigen enkele klok domein, en de rest van de digitale logica van de computer liep in een andere langzamere klok domein. Een paar moderne CPU ’s hebben zo’ n hoge snelheid klok, dat ontwerpers worden gedwongen om verschillende klok domeinen op een enkele CPU-chip te creëren.
verschillende klokdomeinen hebben klokken die een andere frequentie, een andere fase hebben (als gevolg van verschillende klok latentie of een andere klokbron), of beide. Hoe dan ook de relatie tussen de klokranden in de twee domeinen kan niet worden vertrouwd op.
het synchroniseren van een enkel bitsignaal met een klokdomein met een hogere frequentie kan worden bereikt door het signaal te registreren via een flip-flop die wordt geklokt door het brondomein, waardoor het signaal lang genoeg wordt vastgehouden om te worden gedetecteerd door het doeldomein met een hogere frequentie.
om problemen met metastabiliteit in het doeldomein te voorkomen, worden minimaal 2 fasen van hersynchronisatie slippers opgenomen in het doeldomein.
het synchroniseren van een enkel bitsignaal dat met een tragere frequentie naar het klokdomein gaat, is omslachtiger. Dit vereist meestal een register in elk klokdomein met een vorm van feedback van het doeldomein naar het brondomein, wat aangeeft dat het signaal werd gedetecteerd.
in sommige gevallen kan clock gating resulteren in twee klokdomeinen waarbij het “langzamere” domein van de ene seconde op de andere verandert.