em Design Digital Eletrônico um crossing de domínio de clock (CDC), ou simplesmente crossing de clock, é a travessia de um sinal em um circuito digital síncrono de um domínio de clock para outro. Se um sinal não se afirmar por tempo suficiente e não for registrado, pode parecer assíncrono no limite do relógio de entrada.
um sistema síncrono é composto por um único oscilador eletrônico que gera um sinal de clock, e seu domínio de clock—os elementos de memória diretamente sincronizados por esse sinal daquele oscilador, e a lógica combinacional ligada às saídas desses elementos de memória.
devido a atrasos na velocidade da luz, desvio de tempo, etc., o tamanho de um domínio de clock em tal sistema síncrono é inversamente proporcional à frequência do clock. Nos primeiros computadores, normalmente toda a lógica digital funcionava em um único domínio de clock. Devido à perda da linha de transmissão e distorção, é difícil transportar sinais digitais acima de 66 MHz em traços de PCB padrão (o sinal de clock é a maior frequência em um sistema digital síncrono), CPUs que funcionam mais rápido do que essa velocidade invariavelmente são CPUs single-chip com um loop de fase (PLL) ou outro Oscilador de chip on-chip, mantendo os sinais mais rápidos em chip. No início, cada chip CPU funcionava em seu próprio domínio de relógio único, e o resto da lógica digital do computador funcionava em outro domínio de relógio mais lento. Alguns CPUs modernos têm um relógio de alta velocidade, que os designers são forçados a criar vários domínios de relógio diferentes em um único chip CPU.
diferentes domínios de relógio têm relógios que têm uma frequência diferente, uma fase diferente (devido a uma latência de relógio diferente ou uma fonte de relógio diferente), ou ambos. De qualquer forma, a relação entre as bordas do relógio nos dois domínios não pode ser invocada.
sincronizar um sinal de um único bit para um domínio de clock com uma frequência mais elevada pode ser realizado registrando o sinal através de um flip-flop que é clocado pelo domínio de origem, mantendo o sinal o tempo suficiente para ser detectado pelo domínio de destino de frequência mais alta.
para evitar problemas com metástases no domínio de destino, um mínimo de 2 estágios de “flip-flops” de re-sincronização são incluídos no domínio de destino.
sincronizar um sinal de um único bit atravessando para o domínio do relógio com uma frequência mais lenta é mais complicado. Isso normalmente requer um registro em cada domínio de clock com uma forma de feedback do domínio de destino para o domínio de origem, indicando que o sinal foi detectado.
em alguns casos, o ajuste de relógio pode resultar em dois domínios de clock onde o domínio” mais lento ” muda de um segundo para o seguinte.