w elektronice cyfrowej Przejście domeny zegara (CDC), lub po prostu przejście zegara, jest przejściem sygnału w synchronicznym obwodzie cyfrowym z jednej domeny zegara do drugiej. Jeśli sygnał nie jest wystarczająco długi i nie jest zarejestrowany, może pojawić się asynchroniczny na przychodzącej granicy zegara.
system synchroniczny składa się z pojedynczego oscylatora elektronicznego, który generuje sygnał zegara i jego domeny zegara—elementów pamięci bezpośrednio taktowanych przez ten sygnał z tego oscylatora oraz logiki kombinacyjnej dołączonej do wyjść tych elementów pamięci.
z powodu opóźnień prędkości światła, pochylenia czasu itp., wielkość domeny zegara w takim układzie synchronicznym jest odwrotnie proporcjonalna do częstotliwości zegara. We wczesnych komputerach, zazwyczaj Cała logika cyfrowa działała w jednej domenie zegara. Ze względu na utratę linii transmisyjnej i zniekształcenia trudno jest przenosić sygnały cyfrowe powyżej 66 MHz na standardowych śladach PCB (sygnał zegara jest najwyższą częstotliwością w synchronicznym systemie cyfrowym), procesory, które działają szybciej niż ta prędkość, niezmiennie są procesorami jednoukładowymi z pętlą fazową (PLL) lub innym oscylatorem na chipie, zachowując najszybsze sygnały na chipie. Początkowo każdy chip procesora działał we własnej domenie pojedynczego zegara, a reszta cyfrowej logiki komputera działała w innej wolniejszej domenie zegara. Kilka nowoczesnych procesorów ma tak szybki zegar, że projektanci są zmuszeni do tworzenia kilku różnych domen zegara na jednym chipie procesora.
różne domeny zegarów mają zegary, które mają inną częstotliwość, inną fazę (ze względu na różne opóźnienia zegara lub inne źródło zegara), lub oba. Tak czy inaczej nie można polegać na relacji między krawędziami zegara w obu domenach.
Synchronizacja pojedynczego sygnału bitowego z domeną zegara o wyższej częstotliwości może być dokonana poprzez rejestrację sygnału przez flip-flop, który jest taktowany przez domenę źródłową, utrzymując sygnał wystarczająco długo, aby został wykryty przez domenę docelową o wyższej częstotliwości.
aby uniknąć problemów z metastabilnością w domenie docelowej, w domenie docelowej uwzględniono minimum 2 etapy ponownej synchronizacji.
Synchronizacja pojedynczego sygnału bitowego przechodzącego do domeny zegara z wolniejszą częstotliwością jest bardziej uciążliwa. Zazwyczaj wymaga to rejestracji w każdej domenie zegara z formą sprzężenia zwrotnego z domeny docelowej do domeny źródłowej, wskazując, że sygnał został wykryty.
w niektórych przypadkach bramkowanie zegara może spowodować dwie domeny zegara, w których „wolniejsza” domena zmienia się z jednej sekundy na następną.