i digitalt elektronisk design er en urdomæneovergang (CDC), eller simpelthen urovergang, krydsning af et signal i et synkront digitalt kredsløb fra et urdomæne til et andet. Hvis et signal ikke hævder længe nok og ikke er registreret, kan det forekomme asynkront på den indgående urgrænse.
et synkront system er sammensat af en enkelt elektronisk oscillator, der genererer et ursignal, og dets urdomæne—hukommelseselementerne, der er direkte uret af dette signal fra den oscillator, og den kombinationslogik, der er knyttet til udgangene fra disse hukommelseselementer.
på grund af forsinkelser i lysets hastighed, timing skævhed osv. er størrelsen af et urdomæne i et sådant synkront system omvendt proportional med urets frekvens. I tidlige computere løb typisk al den digitale logik i et enkelt urdomæne. På grund af transmissionslinjetab og forvrængning er det vanskeligt at bære digitale signaler over 66 mm på standard PCB-spor (ursignalet er den højeste frekvens i et synkront digitalt system), CPU ‘er, der kører hurtigere end denne hastighed, er altid single-chip CPU’ er med en faselåst sløjfe (PLL) eller anden On-chip oscillator, der holder de hurtigste signaler på chip. Først kørte hver CPU-chip i sit eget enkelturdomæne, og resten af computerens digitale logik kørte i et andet langsommere urdomæne. Et par moderne CPU ‘ er har et så højt hastighedsur, at designere er tvunget til at oprette flere forskellige urdomæner på en enkelt CPU-chip.
forskellige urdomæner har ure, der har en anden frekvens, en anden fase (på grund af enten forskellig urforsinkelse eller en anden urkilde) eller begge dele. Uanset hvad kan forholdet mellem urkanterne i de to domæner ikke påberåbes.
synkronisering af et enkelt bitsignal til et urdomæne med en højere frekvens kan opnås ved at registrere signalet gennem en flip-flop, der er uret af kildedomænet, og således holde signalet længe nok til at blive detekteret af det højere frekvensurede destinationsdomæne.
for at undgå problemer med metastabilitet i destinationsdomænet er mindst 2 faser af re-synkronisering flip-flops inkluderet i destinationsdomænet.
synkronisering af et enkelt bitsignal, der krydser til urdomæne med en langsommere frekvens, er mere besværligt. Dette kræver typisk et register i hvert urdomæne med en form for feedback fra destinationsdomænet til kildedomænet, hvilket indikerer, at signalet blev detekteret.
i nogle tilfælde kan clock gating resultere i to urdomæner, hvor det “langsommere” domæne skifter fra et sekund til det næste.